CPLD 产生脉宽可调PWM信号

2019-03-25 08:40发布

站内问答 / FPGA
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各位大神，我用altera公司的EPM240做了一个pwm输出，项目要求：脉宽为10ns~100ns可调，幅值为3.3，频率为100k，脉冲信号的上升时间小于5ns。但是我做出来的上升时间都快50ns了，但是技术工程师说IO的响应时间为ps级别，我的为什么实现不了，请大家帮忙指导！ 此帖出自小平头技术问答
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14条回答
dongxu_LCC
1楼-- · 2019-03-26 01:53
谢谢 各位大侠！
dongxu_LCC
2楼-- · 2019-03-26 04:21
这几天一直纠结这问题， fpga也试了 直接用示波器测量 ，上升时间答30左右ns
osoon2008
3楼-- · 2019-03-26 10:04
 精彩回答 2  元偷偷看……
dashashi
4楼-- · 2019-03-26 11:55
感觉这个倒不是问题，只要上升沿跟下降沿的延时是一样的，就不影响
但是上升沿或者下降沿从开始变化到变化结束，如果是几十ns确实没法满足LZ
dongxu_LCC
5楼-- · 2019-03-26 17:14
分析的这么细，非常谢谢，那这么说，要是达到我的要求就必须得找配置更高的cpld或者fpga了？
osoon2008
6楼-- · 2019-03-26 22:35
如果是一路pwm就没关系, 如果是多路的话, 最好不要fpga, 容易造成多路之间的延时不一, 毕竟我们对于综合的结果不能完全了解.

好像只有max  V可以换了.
http://www.altera.com.cn/literature/hb/max-v/mv51003.pdf

如果可能的话, 向你的老板推荐一下xillinx
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