xilinx    verilog：
我之前编写了一段解码的程序，在板上实测可以工作。现在我对程序的后半部分做了一些修改，导致输出出现了错误，用CHIPSCOPE观察发现前半部分未修改的输出也是不正确的。为什么会有这种相互影响呢，如果后边错误的话会影响前边的程序么？时钟上原来是统一的一个，现在后半部分的修改进行了分频，在UCF中未做过时序上的约束，可能是时钟产生的问题么。。。