程序之间的相互影响

2020-02-24 20:26发布

xilinx    verilog:
我之前编写了一段解码的程序,在板上实测可以工作。现在我对程序的后半部分做了一些修改,导致输出出现了错误,用CHIPSCOPE观察发现前半部分未修改的输出也是不正确的。为什么会有这种相互影响呢,如果后边错误的话会影响前边的程序么?时钟上原来是统一的一个,现在后半部分的修改进行了分频,在UCF中未做过时序上的约束,可能是时钟产生的问题么。。。
友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
8条回答
haitaox
1楼-- · 2020-02-24 21:48
时钟怎么分频的,计数器分频吗
JokerLone
2楼-- · 2020-02-25 02:11
 精彩回答 2  元偷偷看……
haitaox
3楼-- · 2020-02-25 07:21
最好用dcm或者pll分频,用计数器分频的方法是不规范的
如果没有dcm或者pll,可以用计数器分频的慢速信号作为时钟使能
JokerLone
4楼-- · 2020-02-25 10:21
haitaox 发表于 2014-1-6 12:15
最好用dcm或者pll分频,用计数器分频的方法是不规范的
如果没有dcm或者pll,可以用计数器分频的慢速信号作 ...

我也想过用DCM,但我的时钟频率只有50M,可以输入,但分完频是25M的话就不可以输出了,不在DCM的输出范围里了
haitaox
5楼-- · 2020-02-25 14:44
那么就推荐你用分频使能的方法,所有模块都是用50MHz的时钟,分频后的25MHz信号作为使能
ps,如果你用到了复位信号,那么请把复位信号同步到该时钟域中,无论你用的是同步复位还是异步复位
JokerLone
6楼-- · 2020-02-25 15:44
haitaox 发表于 2014-1-6 15:45
那么就推荐你用分频使能的方法,所有模块都是用50MHz的时钟,分频后的25MHz信号作为使能
ps,如果你用到了 ...

好的,我修改一下,万分感谢:)

一周热门 更多>