FPGA

程序之间的相互影响

2020-02-24 20:26发布

站内问答 / FPGA
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xilinx    verilog：
我之前编写了一段解码的程序，在板上实测可以工作。现在我对程序的后半部分做了一些修改，导致输出出现了错误，用CHIPSCOPE观察发现前半部分未修改的输出也是不正确的。为什么会有这种相互影响呢，如果后边错误的话会影响前边的程序么？时钟上原来是统一的一个，现在后半部分的修改进行了分频，在UCF中未做过时序上的约束，可能是时钟产生的问题么。。。
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9条回答
JokerLone
2020-02-25 10:21
haitaox 发表于 2014-1-6 12:15
最好用dcm或者pll分频，用计数器分频的方法是不规范的
如果没有dcm或者pll，可以用计数器分频的慢速信号作 ...

我也想过用DCM，但我的时钟频率只有50M,可以输入，但分完频是25M的话就不可以输出了，不在DCM的输出范围里了

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