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我用VHDL写了一个器件，有２４根总线输dirdata: OUT std_logic_vector(23 downto 0);
然后将输出口的其中两根线连接到原理图中其他器件上面如果
然后就会报错
Error: Node "dirdata0" is missing source
Error: Node "dirdata1" is missing source
这个是什么问题，请指教
然后将输出口的其中两根线连接到原理图中其他器件上面如果
然后就会报错
Error: Node "dirdata0" is missing source
Error: Node "dirdata1" is missing source
这个是什么问题，请指教
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