FPGA使用100M时钟驱动IO口

2020-01-27 13:45发布

tek00001.bmp
这是100M时钟驱动IO口,IO口的输出。
可以看到a点是0V,b点是1.78V。
所以当频率变高之后,电平不是从0开始上升的是吗,而是有一个直流偏置,这样可以减少上升下降时间?



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