FPGA使用100M时钟驱动IO口

2020-01-27 13:45发布

tek00001.bmp
这是100M时钟驱动IO口,IO口的输出。
可以看到a点是0V,b点是1.78V。
所以当频率变高之后,电平不是从0开始上升的是吗,而是有一个直流偏置,这样可以减少上升下降时间?



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7条回答
zhangmangui
1楼-- · 2020-01-27 15:31
 精彩回答 2  元偷偷看……
ahhhhh
2楼-- · 2020-01-27 16:21
zhangmangui 发表于 2019-5-6 22:31
时钟都是有电平标准的    比如LVCMOS   LVDS   LVPECL等
有些接口要求AC耦合  有些要求DC耦合   
DC耦合肯 ...

昨天测出来了,是因为仪器的问题,当时用的示波器的线和仪器不是配套的,所以才出现这样的波形,被迷惑了好久。正常的波形还是没有直流分量从0V开始上升的
zhangmangui
3楼-- · 2020-01-27 17:25
ahhhhh 发表于 2019-5-7 14:29
昨天测出来了,是因为仪器的问题,当时用的示波器的线和仪器不是配套的,所以才出现这样的波形,被迷惑了 ...

不至于吧  你肯定想错了   
示波器可以设置AC或DC测量模式   与线关系不大   
shouqiang_zhang
4楼-- · 2020-01-27 18:32
楼主复测也是象上面的波形形状吗?变形太厉害了,是测量还是线路有问题?
ahhhhh
5楼-- · 2020-01-27 20:29
shouqiang_zhang 发表于 2019-5-8 18:05
楼主复测也是象上面的波形形状吗?变形太厉害了,是测量还是线路有问题? ...

我觉得是因为用的线是其它示波器的线
zhangmangui
6楼-- · 2020-01-27 23:44
 精彩回答 2  元偷偷看……

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