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【FPGA每周一练】FPGA的HDL建模第二周

2019-07-16 00:20发布

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【FPGA每周一练】FPGA的HDL建模第二周
今天迎来了我们的FPGA每周一练第二周
首先回答上周一位坛友@sunedi561的提：全加器有什么典型应用？
简单来说全加器除了可以用作二进制数的加法运算外，还可以应用在其它方向。例如：二进制的减法、乘法运算、BCD码的加法、减法、码组变换、数码比较，以及其它组合电路的设计等方面。
话入正题：
感谢大家的热情参与，感谢大家的积极回复。对于上周问题
1.用Verilog实现设计一个全加
2.四选一的多路选择器。
我看见对选择器是设计基本一样，使用的是CASE语句，用CASE语句可以实现无优先级的选择。当然在新版Verilog综合器中使用IF时只要条件变量各不相同，且相斥，也是可以综合出无优先级的。那我还是在写一遍：

  1. module MUX( C,D,E,F,S,out);
  2.         input                         C,D,E,F ;         //input
  3.         input         [1:0]         S ;                 //select control
  4.         output         reg         out ;                 //result

  6. //___________________cut_______________________//
  7. always@(C or D or E or F or S)
  8.         begin
  9.                 case (S)
  10.                         2'b00 : Mux_out = C ;
  11.                         2'b01 : Mux_out = D ;
  12.                         2'b10 : Mux_out = E ;
  13.                         default : Mux_out = F ;
  14.                 endcase
  15.         end
  16. endmodule

复制代码但是在全加器上问题还是挺多的，不过不是严重问题。首先问题是我在写问题的时候写错一个字，我想写的是设计“一位全加器”但是写成了“一个全加器”。好在大家都理解了题目意思。
很多人会把写Verilog代码想象成写C类程序。事实上这种想法是不对的，因为Verilog是硬件描述语言。何为硬件描述语言？就是描述电路的，描述功能，实现功能。只要功能实现了，代码就要像看女生的超短裙一样，越短越好。
但是你写的代码不单纯是给计算机读的，如果如果单纯的给计算机读，那好啦，写0101010101....计算机岂不是很开心。代码最主要就是给人读的，给人读的就要注意什么？可读性！！（这个是个很重要的问题，这个课程结束后，可能会讲RTL编码规范，到时候细讲。）那我们此次的代码要怎样写呢？我也给个参考：
  1. module fulladd(cout, sum, ain, bin, cin);
  2.         input                 ain, bin, cin;                //input
  3.         output                 sum, cout;                        
  4.         
  5.         wire                 sum;                                //summation
  6.         wire                 cout;                                //carry output
  7. //________________________cut__________________________//
  8. assign sum = ain ^ bin ^ cin;
  9. assign cout = (ain & bin) | (bin & cin) | (ain & cin);

  11. endmodule
复制代码本周问题来了：
1、设计一个10进制计数器；
2、设计3-8译码器。
欢迎各位朋友们积极跟帖回答交流，希望能和大家在学习FPGA的道路上携手共进，共同进步，如果有任何问题也可回帖探讨！

【FPGA每周一练】FPGA的HDL建模第一周

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18条回答
chenchu0910
1楼-- · 2019-07-16 03:33
欢迎各位朋友们积极跟帖回答交流
jone_j
2楼-- · 2019-07-16 08:32
 精彩回答 2  元偷偷看……
小萃米
3楼-- · 2019-07-16 08:57
  1. LIBRARY IEEE;  
  2. USE IEEE.STD_LOGIC_1164.ALL;
  3. USE IEEE.STD_LOGIC_UNSIGNED.ALL;
  4. ENTITY counter10 IS
  5.     PORT ( clk,RST  : IN STD_LOGIC;                  
  6.            DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);
  7.            COUT : OUT STD_LOGIC);
  8. END;
  9. ARCHITECTURE DACC OF counter10 IS
  10.     SIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);
  11. BEGIN
  12.     PROCESS(clk,RST)                                 
  13.     BEGIN
  14.         IF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0';   
  15.         ELSIF rising_edge(clk) THEN  
  16.           Q1<=Q1+1;
  17.           COUT<= '0';
  18.           IF Q1 >= "1001" THEN Q1<=(OTHERS => '0'); COUT<= '1';
  19.           END IF;
  20.         END IF;         
  21.     END PROCESS;
  22.     DOUT<=Q1 ;
  23. END;
复制代码

jone_j
4楼-- · 2019-07-16 12:13
jone_j 发表于 2014-11-26 15:47

恩恩，是我的失误了，打得太快了，“1010”改为“1001”。谢谢提醒
camp
5楼-- · 2019-07-16 15:23
本帖最后由 camp 于 2014-11-27 09:01 编辑

看大家那么起兴趣，我也贴一个计数器应用

  2. //****************************************
  3. // counter module
  4. //****************************************
  5. module uut1(
  6.                 input        rst_i,
  7.                 input        clock,
  8.                 input        count_en,

  10.                 output        [3:0]        counter,
  11.                 output        carry
  12. );

  14. parameter        TIME = 10;

  16. reg [3:0]        base_cnt;
  17. wire                        cnt_end;
  18. always @(posedge clock)
  19.         if(rst_i==1)
  20.                 base_cnt <= 4'd0;
  21.         else if(cnt_end==1)
  22.                 base_cnt <= 4'd0;
  23.         else        if(count_en==1)
  24.                 base_cnt <= base_cnt + 4'd1;

  26. assign cnt_end = (base_cnt==TIME-1)?1'b1        :        1'b0;

  28. // output
  29. assign carry = cnt_end;
  30. assign counter = base_cnt;

  32. endmodule

  34. //****************************************
  35. // application
  36. //****************************************
  37. wire        [3:0]        counter_1,counter_2;
  38. wire                                count_en_1,count_en_2;
  39. wire                                carry_1,carry_2;

  41. assign        count_en_1 = 1;        // synchronous system clock
  42. assign        count_en_2 = carry_1;        //carry in
  43. uut1 u1(
  44.                 .        rst_i(rst_i),
  45.                 .        clock(clock),
  46.                 .        count_en(count_en_1),
  47.                 .        counter(counter_1),
  48.                 .        carry(carry_1)
  49. );

  51. uut1 u2(
  52.                 .        rst_i(rst_i),
  53.                 .        clock(clock),
  54.                 .        count_en(count_en_2),
  55.                 .        counter(counter_2),
  56.                 .        carry(carry_2)
  57. );

  59. ...
复制代码

我是棋手
6楼-- · 2019-07-16 18:01
camp 发表于 2014-11-27 08:57
看大家那么起兴趣，我也贴一个计数器应用

21行和23行有错~！

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