Quartus，源文件用VHDL写的，测试文件testbench用Verilog写的，可以用Modelsim-Altera仿真吗？

2019-07-15 22:43发布

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有些人说ModelSim-Altera只支持“单一语言”

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4条回答

1楼-- · 2019-07-16 03:31

我都没听过这个，看来我的道路还很长远呀

2楼-- · 2019-07-16 06:30

不可以的只能用一种语言

3楼-- · 2019-07-16 10:11

谢谢楼主

4楼-- · 2019-07-16 13:43

精彩回答 2 元偷偷看……