这样的问题遇到过吗？比如我用quartus新建一个工程，然后打开已经保存好的代码，然后进行编译，他出现错误说top module is undesign；然后我换种方法，新建一个空白文件，把编译好的代码原封不动的复制过来，然后保存在编译就可以成功，这种情况是我软件设置有问题还是说本来就存在这种情况？
情况一：这张图是我新建file 选择verilog_file 然后将在ue里编辑好的代码拷贝进来后保存编译的，结果编译成功

情况二：这张图是我没有新建空白file 直接打开编译好的*.v文件 结果编译不成功出现如图所示的问题

我所使用的软件是Quartus II 13.0