赛灵思的DDR3在init_calib_comlete拉高之前的波形，不知道对不对，和altra的不一样

2019-07-15 22:37发布

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ddr3端在init_calib_comlete拉高之前的波形，不知道对不对，求助高手，我是有AXI4总线连接的

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3条回答

1楼-- · 2019-07-16 00:18

精彩回答 2 元偷偷看……

2楼-- · 2019-07-16 01:14

你在init_calib_comlete拉高之前有对控制口进行读写配置吗？是不是只给时钟和复位，控制器就能自动完成初始化、校准和wr leveling？

3楼-- · 2019-07-16 05:23

请问您仿的是自己建立的工程吗？调用核之后仿真需要哪些文件呢？或者是仿真时候除了时钟，像 mcb3_dram_dqs,mcb3_dram_dqs_n这些信号怎么给呢？谢谢