FPGA

新手请教一个赋值语句问题

2019-07-15 20:58发布

站内问答 / FPGA
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用的verilog hdl。always块里的每个赋值语句间，有延迟的吗？如果有延迟是多大？还有非阻塞语句是并行执行的还是说在always块结束的时候再一句一句执行？
之前一直搞C语言，到这里好多东西不习惯

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1条回答
LQVSHQ
1楼-- · 2019-07-16 02:43
在我看来always语句中的延时多大可说不一定，无论组合逻辑还是时序逻辑，在实际电路中，可与布局布线等因素有着很大关系，你可以通过写相关时序约束来试试。非阻塞语句不像C中那样按顺序执行（执行完一句才能执行下一句），它们同时并行执行。（ps:个人的想法，可能存在错误） 最佳答案

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