input clk;input a_in;output reg [15:0] count;
begincp<=1'b0;else beginstate[0]<=b_in;if((prestate==2'b00)&&(state==2'b10))begin endcp<=1'b1;dire<=1'b1;else if((prestate==2'b11)&&(state==2'b01))beginendcp<=1'b1;dire<=1'b1;else if((prestate==2'b00)&&(state==2'b01))beginendcp<=1'b1;dire<=1'b0;else if((prestate==2'b11)&&(state==2'b10))beginendcp<=1'b1;dire<=1'b0;elsecp<=1'b0;end
if(!rst_n)beginendcount<=count+1'b1;endmodule先不管方向，这种应该没错吧
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