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IP内核时钟设定与原理图模块不符合，是怎么回事？

2019-07-15 20:34发布

站内问答 / FPGA
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在生成IP内核时，设定的pll输入时钟是20MHz,但是生成的例化模块的.v文件里，注明的输入时钟频率是50MHz，这个为什么会出现不符合的情况呢？应该以哪个为标准？跪求大神指点（见下图）我用的是Altera Cyclone 4的EP4CE115F29C7开发板
pll_4.png        pll_4_model.png
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1条回答
hrtuoyu
1楼-- · 2019-07-15 20:41
建议你将例化生成的.v文件里的数值全部改成你IP核生成的数值再编译一遍

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