FPGA

请问怎么用verilog语言实现微分（累减）？

2019-07-15 20:33发布

站内问答 / FPGA
19219 1 1005
根据DDS产生了调频信号，请问对调频信号进行微分，该怎么累减，谢谢！
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1条回答
科源机电
1楼-- · 2019-07-15 22:57
你是打算在程序上实现微分？

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