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请问FPGA如何用verilog文件调用VHDL的程序并用modelsim仿真？

2019-07-15 20:33发布

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问题描述：DE10-nano板提供的工程顶层文件是verilog写的，自己编写了一个PID程序是用VHDL写的。现在要把PID放到工程中编译并使用modelsim仿真。如何操作？

工程顶层文件

顶层文件DE10_Standard_GHRD.v：
  1. `define ENABLE_HPS
  2. //`define ENABLE_HSMC

  4. module DE10_Standard_GHRD(


  7.       ///////// CLOCK /////////
  8.       input              CLOCK2_50,
  9.       input              CLOCK3_50,
  10.       input              CLOCK4_50,
  11.       input              CLOCK_50,

  13.       ///////// KEY /////////
  14.       input    [ 3: 0]   KEY,

  16. ......

  18.   wire  hps_FPGA_reset_n;
  19.   wire [3:0] fpga_debounced_buttons;
  20.   wire [8:0]  fpga_led_internal;
  21.   wire [2:0]  hps_reset_req;
  22.   wire        hps_cold_reset;
  23.   wire        hps_wARM_reset;

  25.   //ram_driver3_0
  26.      //input
  27.          
  28.   wire         FCLK_5M;
  29.   wire         CHANNEL1_RAM_LOAD;        
  30.   wire [15:0]  RAM_MS_A;
  31.   wire [7:0]   RAM_S_A;
  32.   wire [7:0]   RAM_MIN_A;
  33.   wire [7:0]   RAM_HOUR_A;

  35.      //output
  36.   wire [15:0]  CHANNEL1_RAM_DATA;
  37.   wire         CHANNEL1_RAM1_WR_CLK;
  38.   wire [7:0]   CHANNEL1_RAM1_WR_ADDR;
  39.   
  40. // connection of internal logics
  41.   assign LEDR[9:1] = fpga_led_internal;
  42.   assign stm_hw_events    = {{4{1'b0}}, SW, fpga_led_internal, fpga_debounced_buttons};
  43.   assign fpga_clk_50=CLOCK_50;
  44. ......
  45. //外加ram  1
  46. RAM_2P RAM_2P_inst(

  48.    .data       ( CHANNEL1_RAM_DATA ),
  49.         .wraddress  ( CHANNEL1_RAM1_WR_ADDR ),
  50.         .wrclock    ( CHANNEL1_RAM1_WR_CLK ),
  51.         .wren       ( 1'b1 ),
  52.         
  53.         .rdaddress  (ram_out_address),
  54.         .rdclock    (ram_out_rdclock),
  55.         .q          (ram_out_readdata)
  56. );
  57. ......
  58. reg [25:0] counter;  
  59. reg  led_level;
  60. always @(posedge fpga_clk_50 or negedge hps_fpga_reset_n)
  61. begin
  62. if(~hps_fpga_reset_n)
  63. begin
  64.                 counter<=0;
  65.                 led_level<=0;
  66. end

  68. else if(counter==24999999)
  69.         begin
  70.                 counter<=0;
  71.                 led_level<=~led_level;
  72.         end
  73. else
  74.                 counter<=counter+1'b1;
  75. end

  77. assign LEDR[0]=led_level;
  78. endmodule
复制代码

代码太长，选择了关键部分截取。

要调用的pid_controller.vhd
  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3. use IEEE.STD_LOGIC_ARITH.ALL;
  4. use IEEE.STD_LOGIC_UNSIGNED.ALL;

  6. entity pid_controller is

  8.    generic
  9.       (
  10.             -- size of input and output data --
  11.             iDataWidith    : integer range 8 to 32 := 8;
  12.             -- proportionally gain --
  13.             iKP            : integer range 0 to 7  := 3;  -- 0 - /2, 1 - /4, 2 - /8, 3 - /16, 4 - /32, 5 - /64, 6 - /128, 7 - /256
  14.             -- integral gain --
  15.             iKI            : integer range 0 to 7  := 2;  -- 0 - /2, 1 - /4, 2 - /8, 3 - /16, 4 - /32, 5 - /64, 6 - /128, 7 - /256
  16.             -- differential gain --
  17.             iKD            : integer range 0 to 7  := 2;  -- 0 - /2, 1 - /4, 2 - /8, 3 - /16, 4 - /32, 5 - /64, 6 - /128, 7 - /256
  18.             -- master gain --
  19.             iKM            : integer range 0 to 7  := 1;  -- 0 - /1, 1 - /2, 2 - /4, 3 - /8 , 4 - /16, 5 - /32, 6 - /64 , 7 - /128
  20.             -- delay between samples of error --
  21.             iDelayD        : integer range 1 to 16 := 10;
  22.             -- 0 - controller use derivative of PATERN_I and PATERN_ESTIMATION_I, 1 - controller use error to work --
  23.             iWork          : integer range 0 to 1  := 1   
  24.             );

  26.    port
  27.       (
  28.             CLK_I               : in  std_logic;
  29.             RESET_I             : in  std_logic;
  30.             -- error  --
  31.             ERROR_I             : in  std_logic_vector(iDataWidith - 1 downto 0);
  32.             -- threshold --
  33.             PATERN_I            : in  std_logic_vector(iDataWidith - 1 downto 0);
  34.             -- current sample --
  35.             PATERN_ESTIMATION_I : in  std_logic_vector(iDataWidith - 1 downto 0);
  36.             -- correction --
  37.             CORRECT_O           : out std_logic_vector(iDataWidith - 1 downto 0)
  38.             );
  39.    
  40. end entity pid_controller;

  42. architecture rtl of pid_controller is
  43. ---------------------------------------------------------------------------
  44. -- purpose: make a std_logic_vector of size c_size and build from c_value --
  45.    function f_something ( constant c_size : integer; signal c_value : std_logic) return std_logic_vector is

  47.       variable var_temp : std_logic_vector(c_size - 1 downto 0);
  48.       
  49.    begin  -- function f_something --

  51.       var_temp := (others => c_value);

  53.       return var_temp;
  54.       
  55.    end function f_something;

  57. -------------------------------------------------------------------------------
  58.    -- delay register --
  59.    type type_sr is array (0 to iDelayD - 1) of std_logic_vector(iDataWidith - 1 downto 0);
  60.    
  61. -------------------------------------------------------------------------------
  62. -- signals --
  63. -------------------------------------------------------------------------------
  64.    signal v_error    : std_logic_vector(iDataWidith - 1 downto 0);
  65.    signal v_error_KM : std_logic_vector(iDataWidith - 1 downto 0);
  66.    signal v_error_KP : std_logic_vector(iDataWidith - 1 downto 0);
  67.    signal v_error_KD : std_logic_vector(iDataWidith - 1 downto 0);
  68.    signal v_error_KI : std_logic_vector(iDataWidith - 1 downto 0);
  69.    signal t_div_late : type_sr;
  70.    signal v_div      : std_logic_vector(iDataWidith - 1 downto 0);
  71.    signal v_acu_earl : std_logic_vector(iDataWidith - 1 downto 0);
  72.    signal v_acu      : std_logic_vector(iDataWidith - 1 downto 0);
  73.    signal v_sum      : std_logic_vector(iDataWidith - 1 downto 0);
  74.    
  75. begin  -- architecture rtl --

  77. -- choice source of input data --
  78.    v_error <= ERROR_I                                                                             when iWork = 1 else
  79.               conv_std_logic_vector(signed(PATERN_I) - signed(PATERN_ESTIMATION_I) , iDataWidith) when iWork = 0 else
  80.               (others => '0');
  81. -- master gain execute by shift of iKM bits to the right --
  82.    v_error_KM <= v_error                                                                                                when iKM = 0 else
  83.                  f_something(c_size => iKM , c_value => v_error(iDataWidith - 1)) & v_error(iDataWidith - 1 downto iKM) when iKM > 0 else
  84.                  (others => '0');
  85.    
  86. -- proportionally gain execute by shift of (iKP - 1) bits to the right --
  87.    v_error_KP <= f_something(c_size => iKP + 1 , c_value => v_error_KM(iDataWidith - 1)) & v_error_KM(iDataWidith - 1 downto iKP + 1);
  88.    
  89. -- derivative gain execute by shift of (iKD - 1) bits to the right --
  90.    v_error_KD <= f_something(c_size => iKD + 1 , c_value => v_error_KM(iDataWidith - 1)) & v_error_KM(iDataWidith - 1 downto iKD + 1);
  91.    
  92. -- integral gain execute by shift of (iKI + 1) bits to the right --
  93.    v_error_KI <= f_something(c_size => iKI + 1 , c_value => v_error_KM(iDataWidith - 1)) & v_error_KM(iDataWidith - 1 downto iKI + 1);

  95.    DI00: process (CLK_I) is
  96.    begin  -- process DI00

  98.       if rising_edge(CLK_I) then

  100.          -- synchronous reset --
  101.          if RESET_I = '1' then

  103.             t_div_late <= (others => (others => '0'));
  104.             v_div      <= (others => '0');
  105.             v_acu      <= (others => '0');
  106.             v_acu_earl <= (others => '0');

  108.          else

  110.             -- delay register --
  111.             t_div_late <= v_error_KD & t_div_late(0 to iDelayD - 2);

  113.             -- difference between samples --
  114.             v_div <= conv_std_logic_vector(signed(v_error_KD) - signed(t_div_late(iDelayD - 1)) , iDataWidith);

  116.             -- integration of error --
  117.             v_acu <= conv_std_logic_vector(signed(v_error_KI) + signed(v_acu_earl) , iDataWidith);
  118.             -- sum of N - 1 samples of error --
  119.             v_acu_earl <= v_acu;
  120.             
  121.             
  122.          end if;
  123.          
  124.       end if;
  125.       
  126.    end process DI00;

  128.    -- first stage of adder --
  129.    v_sum <= conv_std_logic_vector(signed(v_acu) + signed(v_div) , iDataWidith);
  130.    -- correction and second stage of adder --
  131.    CORRECT_O <= conv_std_logic_vector(signed(v_error_KP) + signed(v_sum) , iDataWidith) when RESET_I  = '0' else
  132.                 (others => '0');
  133.    
  134. end architecture rtl;
复制代码

已经试过的方法：在顶层文件中用 `include 调用，但是两种语言语法有差别未成功。

最终目的：在工程编译成功的前提下，实现在modelsim中的仿真（需能编写test bench文件）。

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2条回答
不逐春风
1楼-- · 2019-07-15 20:35
我自己结帖了。
不逐春风
2楼-- · 2019-07-16 01:37
 精彩回答 2  元偷偷看……

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