RTL就是逻辑电路图,不过FPGA里面综合出来的图实在很大,我曾试图去看看自己用verilog写的逻辑,简单点的测试看的懂,到实战的时候基本看不懂了:'(

不懂啊，求指教。

本帖最后由 gtat21 于 2013-6-23 21:59 编辑

28182900 发表于 2013-6-17 15:26
不懂啊，求指教。

估计猴版主看不上这个问题，一致没有理睬，伤心 @GoldSunMonkey
找了好久，终于解决了，写在博客里，链接在图片里（没有权限发链接，只能发图片了，纯粹学习交流，斑竹不要删帖哦）：

ISE综合后得到的RTL图如何与硬件对应起来，怎么知道每个element的功能

怎样知道RTL Schematic中的instance与哪段代码对应

  
可以看下