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小弟这些日子一直在捣鼓DDR2，现在在做DDR2的Modelsim 仿真，遇到了困难。
我将我的DDR2控制模块 都做成了原理图的形式。但是出问题了
1.DDR2 模型生成的不正确。如果不把头文件包含进去，生成的DDR2 符号 中所有数据位宽都是0 如图
如果把头文件中的内容 复制到 ddr2_model_c3.v 文件中， 再生成symbol，数据位宽会加上，但是地址线 的位宽不对。
请问有朋友做过类似的DDR2 仿真的吗？我用的DDR2 是1Gbit 16位的 Micron的ＭＴ４７Ｈ６４Ｍ１６.
这是我的顶层原理图：（截图截不全）
这样会报错： 第一个错误不明白，其余都是端口不匹配
恳请大神帮助啊！
我将我的DDR2控制模块 都做成了原理图的形式。但是出问题了
1.DDR2 模型生成的不正确。如果不把头文件包含进去，生成的DDR2 符号 中所有数据位宽都是0 如图
如果把头文件中的内容 复制到 ddr2_model_c3.v 文件中， 再生成symbol，数据位宽会加上，但是地址线 的位宽不对。
请问有朋友做过类似的DDR2 仿真的吗？我用的DDR2 是1Gbit 16位的 Micron的ＭＴ４７Ｈ６４Ｍ１６.
这是我的顶层原理图：（截图截不全）
这样会报错： 第一个错误不明白，其余都是端口不匹配
恳请大神帮助啊！
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你这个信号无法用CHIPSCOPE观测
仿真肯定可以出来啊
也就是说chipescope 不能观察 DCM 时钟信号是吗？ 我在cdc 文件中 添加了DCM的所有输出，结果在chipscope界面中都成为了triggerport
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