2020-02-28 18:32发布
GoldSunMonkey 发表于 2013-7-10 22:36 这个有什么不对的么？？
GoldSunMonkey 发表于 2013-7-11 10:18 数据传输有延时的～
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Net FPGA_GCLK1 LOC = V10 | TNM_NET = sys_clk_pin;
TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 50000 kHz;
只做了这个周期约束。但是 源寄存器的时钟和目的寄存器的时钟应该都是走的全局时钟网络，同步的啊，不会存在时钟偏差。
这个源时钟与目的时钟 应该怎么解释才好
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