仿真很重要

2020-02-28 18:31发布

以前用Veriolg写程序,都是小程序,写完编译没错误后就直接下载到系统板上调试;现在做的这个,控制的信号比较多,虽然编译没有错误,但是要是不通过仿真观察各个信号是否满足时序要就,就直接下载的到系统板上调试,很难发现错误;要是仿真时序上没有什么错误,一般程序就没的问题了,通过这次项目,真心感觉仿真很重要。
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19条回答
GoldSunMonkey
1楼-- · 2020-02-28 20:57
:)那肯定的。特别是板卡还没回来的时候
shiyinjita
2楼-- · 2020-02-28 22:24
,尤其是系统级别的仿真,还有最好做做后仿真
CY0904030105
3楼-- · 2020-02-29 01:52
shiyinjita 发表于 2013-7-10 23:43
,尤其是系统级别的仿真,还有最好做做后仿真

没做过后仿真,感觉功能仿真通过了,基本上就没的问题了,估计和自己做的工程中时钟都不是很高有关
CY0904030105
4楼-- · 2020-02-29 03:59
GoldSunMonkey 发表于 2013-7-10 21:17
那肯定的。特别是板卡还没回来的时候

信号多了,仿真波形看的眼都花了:'(
CY0904030105
5楼-- · 2020-02-29 09:41
 精彩回答 2  元偷偷看……
shiyinjita
6楼-- · 2020-02-29 14:58
CY0904030105 发表于 2013-7-11 12:54
问一下,有什么语言设置,让Modelsim中的特定信号不在仿真波形中出现

写个脚本语言,就可以了

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