FPGA

计数器为什么会错位

2020-02-28 18:24发布

站内问答 / FPGA
13185 5 5
counter是计数器，时钟上升沿计数一次
为什么这样一个语句 if counter>=2 and counter<=4then
                              x<=0;
                            else x<=1;
用modelsim仿真后，波形显示是当计数器counter为3、4、5时x为0，其他时候为1，而不是想要的当counter为2、3、4时x为0，其他时候为1
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
4条回答
GoldSunMonkey
1楼-- · 2020-02-28 19:23
if counter>=2 and counter<=4then
                              x<=0;
                            else x<=1;

是不是也有一个时钟来判断这个
GoldSunMonkey
2楼-- · 2020-02-28 19:31
 精彩回答 2  元偷偷看……
EDAbuffalo
3楼-- · 2020-02-28 23:52
你判断counter值的时候肯定是在时钟沿判的，
Backkom80
4楼-- · 2020-02-29 05:08
时钟采的是前沿数据
即，counter在1和2相交处时钟采到计数器的值为1，条件不满足，x=0
如此当counter在4和5相交处时钟采到计数器的值为4，条件满足，x=1

一周热门 更多>