外设电路（I/O应用）本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》
         FPGA器件拥有着丰富的I/O资源，它的可扩展性非常强，这也是我们使用它的一个很重要原因。如果说前面四个部分电路的设计相对而言都比较固定，那么I/O引脚应用则相对要自由很多。当然了，这里所谓的“自由”，并不意味了电路设计的随意，而是指着电路设计的可选择性丰富而言的。话说回来，这里的“自由”也还是要建立在一定的基础之上的。笔者根据多年的工程经验，对于I/O与外设的连接扩展，归纳出以下一些要点：●  输入和输出时钟信号尽量分配到专用的引脚上。（特权同学，版权所有）●  差分信号对必须分配到支持差分传输的专用引脚上。（特权同学，版权所有）●  高速信号分配到支持高速传输的专用引脚上，如支持DDR的专用I/O接口。（特权同学，版权所有）●  一些硬核使用的引脚可能是固定的，千万不能随意分配。（特权同学，版权所有）●  总线信号尽量分配到同一个bank或者相近的bank中。（特权同学，版权所有）●  一些可能产生噪声干扰的信号（如时钟信号）尽量远离器件的配置信号和其他敏感信号。（特权同学，版权所有）●  引脚分配时尽可能减少交叉连接。（特权同学，版权所有）