k7 325t 与dsp6678 srio 调试

2020-02-03 10:09发布


我最近在做k7325t和dsp6678之间的srio接口调试,负责fpga方面。用的xilinx的 srio ip核,利用该ip进行仿真(ip和带的仿真顶层文件)srio读写正确,link、port初始化成功,srio读写report记录正常。但是在下载到板子进行测试时有点困惑。(1)ip和带的仿真文件中包含不可综合的文件如:产生report、统计的verilog文件,若生成bit文件需要将不可综合的模块去掉(其实这些模块在仿真中作用是输出调试信息,在实际中作用不大),直接将srio_example_top、srio_dut、srio_request_gen、srio_response、srio_quick_start模块直接综合,map,布线,生成bit文件吗?
(2)我想和dsp6678做回环测试,刚开始想在fpga中将gtrx、gttx管脚短接,但是这样只能证明dsp和dsp和fpga之间的硬件有无问题,无法证明fpha程序的正确性。于是想将srio ip核解析得到的接受数据直接赋给srio的发射数据,但是srio接受到的数据包含一定的格式,我应该对接受到的数据进行解析吗?还是直接赋给发射数据?
(3)在仿真中是怎样实现transmit、receive的闭环的,感觉在srio_dut模块中进行的,但是还没有找到蛛丝马迹啊。但是在srio ip和的例化中发现信号:m_axis_phyt_tdata(out)、s_axis_phyt_tdata(in)例化的变量是同一个,这样和仿真中的闭环有关系吗?m_axis_phyt_tdata 为送入物理层的发射信号
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9条回答
zhongxon
1楼-- · 2020-02-03 11:15
需要做的工作还很多啊。
polozpt
2楼-- · 2020-02-03 15:37
zhongxon 发表于 2015-9-7 16:33
需要做的工作还很多啊。

恩,还要学很多东西啊。
现在我将bit文件下载到fpga中,在chipscope中采集数据发现clk_lock信号为高,port和link一直为低,初始化不成功啊。我是将example_top、srio_dut(包含复位,时钟,srio ip核)、gen_request、srio_quick_start、srio_response模块加入工程中进行编译。在仿真中clk_lock,port,link初始化正常。不知道您能不能给点建议
polozpt
3楼-- · 2020-02-03 16:38
zhongxon 发表于 2015-9-7 16:33
需要做的工作还很多啊。

我的工程中只加入了primary模块,,没有mirror模块。我根据xilinx调试文档,用chipscope采集数据发现时钟,复位均正常。代码无错误,只有gt_rxdata不是bcdf(idle状态),我可以这样理解吗,因为工程中没有mirror模块,没有模块向其发送数据,gt_txdata不是bcdf,srio ip和没有进入idle状态,port和link初始化不成功。srio需要外部器件对其进行初始化吗?比如dsp6678
zhongxon
4楼-- · 2020-02-03 17:53
 精彩回答 2  元偷偷看……
ningfen
5楼-- · 2020-02-03 22:17
polozpt 发表于 2015-9-10 21:25
我的工程中只加入了primary模块,,没有mirror模块。我根据xilinx调试文档,用chipscope采集数据发现时钟 ...

兄弟,通了吗?我在用v5的板子,用的是SRIO V5.6协议,我看到UG503上说可以环回测试验证,然后我就在外部用SMA将TX和RX对接,但是这样,port_initialed拉低状态,难道不可以只使用一个核进行环回测试吗?必须要再加一个核吗?另外example_design的VIO必须给信号,才能实现读写吗,不是直接固化在程序里面吗?
zhongxon
6楼-- · 2020-02-03 23:08
呵呵,通了,5G速率, 4x lane,很稳定。就是自己写那个ip core费了很多时间,编译一个大工程太慢了,有些测试你不在整个工程中还不行,编译一次要1个多小时,一天也调试几次,差点疯了。。 :)

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