本帖最后由 Basic713 于 2019-5-31 18:14 编辑
D:新建文件夹【大二下】数字系统设计实验lab15_ddsQQ截图20190524113252.png
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如图，为什么我把phase_reg赋值给phase，但是1全都变成了x？
本人比较菜，希望得到大佬点拨
（我知道了，是因为主模块给phase赋了初值，就和这个模块冲突了……问题已解决）
（图中赋给phase_reg的值我已经改成22'd0了）
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
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去掉assign phase = 这句
既然有个assign phase = phase_reg,那么在第一个EN使能之前，phase和phase_reg的值应该是相同的，但是看你波形上不相同，也不知道为什么。
本人也是刚开始学，纯小白，希望高人给解答下。
还有，你那个程序，在reset信号到来时，为什么是phase_reg = 12'b0，而不是phase_reg = 22'b0呢？
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