PLL 只跟踪相位误差，不能消除频率误差。
假设 PLL 的传递函数为 G(s)
有 Fout = Fin * G(s)
同时，频率误差也放大相同的倍数。 Eout = Ein * G(s)

先抛个砖，看能不能引出大师的玉。

一样的，407的PLL是先分频，再倍频
规格书要求分频之后的时钟是1M，楼主贴出来的配置也能说明，两个配置里面PLL倍频是一样的

20061002838 发表于 2017-1-3 13:10
一样的，407的PLL是先分频，再倍频
规格书要求分频之后的时钟是1M，楼主贴出来的配置也能说明，两个配置里 ...

那您的意思是，对407来说，分频以后的时钟都是1M，外置的晶振从8-26M效果都是一样的对吗？

金 {MOD}大元宝 发表于 2017-1-3 13:26
那您的意思是，对407来说，分频以后的时钟都是1M，外置的晶振从8-26M效果都是一样的对吗？ ...

是的
规格书上面范围是1-2M，典型值1M
用STM32CubeMX自动配置的时候，也会出来提示要在1-2M之间

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2017-1-3 13:32 上传

mangocity 发表于 2017-1-3 12:49
PLL 只跟踪相位误差，不能消除频率误差。
假设 PLL 的传递函数为 G(s)
有 Fout = Fin * G(s)

pll有一个输入带宽，在带宽内的误差会被滤波掉（即pll的vco接近中心频率）。但是vco电压毕竟也是dac控制的，因此pll通常都有几十至数百ps的jitter，就是这么引起的。超高精度的pll估计dac位数也很高，而且必须要有很强的算法去跟踪频率，否则来个100ppm的抖动就可能丢失信号了。
不过一般还好，时钟源一般是比较稳定的，pll可以正常跟踪。
至于pll相位，我也不太明白它的工作原理，但是分析它有可能使用n/N的分压，用上升沿和下降沿控制后面输出。像xilinx应该只有16个相位，altera据说可以到1/256T。