问一个简单的VHDL问题，信号线上电赋初值

2019-03-25 09:54发布

站内问答 / FPGA
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我有一个CPLD出来的IO口P，想要刚上电时是一种状态（比如0）。
工作起来后，由另外一个信号S1，S2边沿触发P的状态变动。
比如上电时P是0，当S1触发时P = 1，当S2触发时P = Z。


这种用VHDL（或者其他语言）应该怎么实现呢？




我的想法是用两个进程PROCESS（S1) PROCESS(S2)
只要PROCESS启动后，P就在1和Z之间改变，但再也不会是0了
但不知道初始化成0应该怎么描述。 此帖出自小平头技术问答
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1条回答
eeleader
1楼-- · 2019-03-25 15:34
< /

if (Rst='1') then

  P<=0;

elsif clk'event and clk='1' then

  if (s1='1') then

     P<='1';

  elsif (s2='1') then

    P<='z';

  end ifl

end if;

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