FPGA使用时钟驱动IO口,电平如何随着频率变化上升?

2019-12-02 16:09发布

<p> 这是100M时钟驱动IO口,IO口的输出。</p><p> 可以看到a点是0V,b点是1.78V。</p><p> 所以当频率变高之后,电平不是从0开始上升的是吗,而是有一个直流偏置,这样可以减少上升下降时间?</p><br> <ignore_js_op> <img src="data/attach/1912/nipyowq2vwfraw7xtaigxsxjo5fb8oic.png" alt="13.png" title="13.png"> </ignore_js_op> <br> <br> <br> <br> <br> <p><br></p>
8条回答
tiantian55
1楼 · 2019-12-03 02:42.采纳回答
昨天测出来了,是因为仪器的问题,当时用的示波器的线和仪器不是配套的,所以才出现这样的波形,被迷惑了好久。正常的波形还是没有直流分量从0V开始上升的
dfgsdf
2楼-- · 2019-12-02 21:19
时钟都是有电平标准的    比如LVCMOS   LVDS   LVPECL等
有些接口要求AC耦合  有些要求DC耦合   
DC耦合肯定是有直流分量的
dfgsdf
3楼-- · 2019-12-03 07:43
不至于吧  你肯定想错了   
示波器可以设置AC或DC测量模式   与线关系不大  
nhcp
4楼-- · 2019-12-03 07:59

楼主复测也是象上面的波形形状吗?变形太厉害了,是测量还是线路有问题?
tiantian55
5楼-- · 2019-12-03 08:56
 精彩回答 2  元偷偷看……
dfgsdf
6楼-- · 2019-12-03 10:43
好吧   没遇到过示波器因为探头不兼容    AC/DC耦合测试不正常的
一般都是阻抗不匹配    测不到最优的结果
tiantian55
7楼-- · 2019-12-03 13:21
之前也没考虑过是线的问题,但是电路没动,示波器设置也没变。换了线就好了

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