clk_in是20MHz.需要一个12Mhz信号.用verilog有什么简单的实现方法么?

2019-03-25 09:25发布

站内问答 / FPGA
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RT.以前学的都是VHDL.猛一看verilogHDL晕晕的.话说..这样的问题用VHDL我好像也不知道该怎么办...大家给支一招吧.或者有什么替代的方法? 此帖出自小平头技术问答
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1条回答
eeleader
1楼-- · 2019-03-25 20:59
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