verilog的问题

2019-03-25 08:43发布

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19978 4 1232
编了一个verilog的四位无符号加法器、测试信号的仿真没有问题了、但是主程序的仿真仿不出来、不知道是调用的问题还是别的，请大家帮忙查错
测试信号：
  1. `include "adder.v"
  2. module adder_tb();
  3. reg[3:0]addend,adder;//加数和被加数
  4. reg a1,a2,a3,a4,b1,b2,b3,b4,c0;//各个位和初始进位
  5. initial
  6. begin
  7. addend=4'b0001;//被加数为1
  8. adder=4'b0010;//加数为2
  9. c0=1'b0;
  10. a1=addend[0];
  11. a2=addend[1];
  12. a3=addend[2];
  13. a4=addend[3];
  14. b1=adder[0];
  15. b2=adder[1];
  16. b3=adder[2];
  17. b4=adder[3];
  18. end
  19. adder m(.a1(a1),.a2(a2),.a3(a3),.a4(a4),.b1(b1),.b2(b2),.b3(b3),.b4(b4),.c0(c0));//调用
  20. endmodule
复制代码主程序：
  1. module adder(a1,a2,a3,a4,b1,b2,b3,b4,c0,sum);
  2. input a1,a2,a3,a4,b1,b2,b3,b4,c0;
  3. output[4:0] sum;
  4. reg[4:0] sum;
  5. wire c1,c2,c3,c4;//中间进位
  6. always@(*)
  7. sum[0]=((~a1)&(~b1)&c0)|((~a1)&b1&(~c0))|(a1&(~b1)&(~c0))|(a1&b1&c0);
  8. always@(*)
  9. sum[1]=((~a2)&(~b2)&c1)|((~a2)&b2&(~c1))|(a2&(~b2)&(~c1))|(a2&b2&c1);
  10. always@(*)
  11. sum[2]=((~a3)&(~b3)&c2)|((~a3)&b3&(~c2))|(a3&(~b3)&(~c2))|(a3&b3&c2);
  12. always@(*)
  13. begin
  14. sum[3]=((~a4)&(~b4)&c3)|((~a4)&b4&(~c3))|(a4&(~b4)&(~c3))|(a4&b4&c3);
  15. sum[4]=c4;
  16. end
  17. assign c1=(a1&b1)|(a1&(~b1)&c0)|((~a1)&b1&c0);
  18. assign c2=(a2&b2)|(a2&(~b2)&c1)|((~a2)&b2&c1);
  19. assign c3=(a3&b3)|(a3&(~b3)&c2)|((~a3)&b3&c2);
  20. assign c4=(a4&b4)|(a4&(~b4)&c3)|((~a4)&b4&c3);
  21. endmodule
复制代码 3.jpg

[ 本帖最后由 fengyiyong 于 2012-12-6 22:49 编辑 ] 此帖出自小平头技术问答
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4条回答
吟啸烟霞
1楼-- · 2019-03-25 10:39
< / 好奇，在verilog里，top 文件到底是干嘛的呢？没懂
fengyiyong
2楼-- · 2019-03-25 12:00
顶层模块么、就是测试信号、
Crazy_HUA
3楼-- · 2019-03-25 14:53
主程序中“always @ ”是需要有数据变动才会运行的，也就是主程序中的一位加法的程序没有工作。
你可以在TB文件中，过上10个时间单位(#10)，将加数和被加数改动一次，这样就可以触发主程序了。
Crazy_HUA
4楼-- · 2019-03-25 20:19
由于verilog语言支持模块化的编程，一个模块一个功能，而整个系统又可以分为好几个功能，所以就需要TOP文件，TOP文件将所有的功能模块放在一起，组成一个功能更强的模块或者系统。

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