时序约束问题

2019-03-25 08:42发布

站内问答 / FPGA
16627 2 1178
设计在timequest时序仿真时，会出现setup建立时间时序问题。问一下，是不是一定要修改成slack为正才表示工程能正常运行，对于两个引脚间数据延时很大该怎么修改， 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
2条回答
deweyled
1楼-- · 2019-03-25 12:38
< / 是代码问题引起的吧。
整理下代码结构就可以解决了。
eeleader
2楼-- · 2019-03-25 18:35
用同步设计就可以了

一周热门 更多>

相关问题