一个移位的小问题

2019-03-25 08:37发布

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out <= out <<1 和 out <<1;一样吗？可以用后面的表述方法吗？此帖出自小平头技术问答

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4条回答

1楼-- · 2019-03-25 13:37

< / 不可以

2楼-- · 2019-03-25 16:22

精彩回答 2 元偷偷看……

3楼-- · 2019-03-25 17:40

vhdl是硬件电路描述语言，很接近机器语言
或汇编语言。楼主把C语言（高级语言）与砰
件描述语言搞混淆了。

4楼-- · 2019-03-25 23:28

按我的理解，第一种是变量移位后赋给端口，第二种是变量移位。我对vhdl只是稍微懂点儿，还是坐等大虾来解释！