FPGA使用的PLL问题

2019-03-25 08:36发布

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cyclone iii 系列有四个pll，一般情况下是编译器自己优化选择使用哪个pll，那如果想要设置必须使用特定的pll应该如何设定？求高人指点，谢谢！ 此帖出自小平头技术问答
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10条回答
eeleader
1楼-- · 2019-03-25 16:54
< / 这个第一次碰到，以前没遇到过问题。
wjr0123
2楼-- · 2019-03-25 22:32
 精彩回答 2  元偷偷看……
chenzhufly
3楼-- · 2019-03-26 00:49
这个问题也没遇到过

为何有这个需求呢?
wjr0123
4楼-- · 2019-03-26 05:28
就是在测试电路板的时候发现有一个时钟输入经过pll之后产生的频率错误，但是另外一个时钟经过不同的pll之后产生的频率是正确的。
chenzhufly
5楼-- · 2019-03-26 08:36
还有这个问题？ 你用的具体是哪个型号
wjr0123
6楼-- · 2019-03-26 14:01
因为做了有几块相同的电路板，其中只有一块有这个问题，因此怀疑是硬件出了问题，具体型号是EP3C40Q240C8.
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