有关FPGA加载方式的问题，急急急！

2019-03-25 08:36发布

站内问答 / FPGA
9877 12 953
各位前辈，FPGA采用并行加载方式，现CPLD外挂一片FLASH，要求用CPLD控制加载时序，从FLASH读取代码，送入FPGA，应该怎么用CPLD控制加载时序，程序应该怎么写，有可以参考的资料吗，谢谢各位了！ 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
12条回答
eeleader
1楼-- · 2019-03-25 15:27
< / 最好的贤料是FPGA的官网资料关于下载时
序的说明！
duolakk
2楼-- · 2019-03-25 17:36
谢谢！
deweyled
3楼-- · 2019-03-25 19:03
如果是Altera的FPGA，可以参考网站活动体验Cyclone V评估板的资料。
这块评估板上的FPGA下载就是management CPLD外挂Flash再对主FPGA进行配置的。management CPLD的代码也在参考资料里面。
duolakk
4楼-- · 2019-03-25 22:30
 精彩回答 2  元偷偷看……
fsyicheng
5楼-- · 2019-03-26 01:25
如果你是XILINX的FPGA，你就要看他们家的资料了，每家的配置时序都是不一样的。
deweyled
6楼-- · 2019-03-26 06:50
xilinx的并行模式？你是指Select map模式吗？还有你要用的具体的芯片的型号是？
1 2 下一页

一周热门 更多>

相关问题