分频时钟，作另个模块输入时钟 请教

2019-03-25 08:28发布

站内问答 / FPGA
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我想把 div分频后的时钟，作为UARTAutomatic　模块的输入时钟，怎么把下面两个模块和到一起呀？
谢谢

module UARTAutomatic   
(
    Clk,
    RSTn,
    /*port*/
    Rxd,
    Txd
);
input                       Clk ;
input                       RSTn ;
input                       Rxd ;

output                      Txd ;

wire                         Txd ;

wire                        SendRequest ;
wire    [7:0]               DataIn ;
wire    [7:0]               DataOut ;
wire                        ReceiveByteFinish ;
wire                        SendByteFinish ;

assign        SendRequest = ReceiveByteFinish ;
assign        DataIn = DataOut ;

UART    UARTEx01
(
    .Clk                  (    Clk                  ),
    .RSTn                 (    RSTn                 ),
    .Rxd                  (    Rxd                  ),
    .SendRequest          (    SendRequest          ),
    .DataIn               (    DataIn               ),
    .Txd                  (    Txd                  ),
    .DataOut              (    DataOut              ),
    .ReceiveByteFinish    (    ReceiveByteFinish    ),
    .SendByteFinish       (    SendByteFinish       )
);

endmodule

// 分频
module div(Clk,clkout);
input Clk;
output reg clkout;
reg [12:0] count;
always@(posedge Clk) begin
if(count==27) begin
count<=0;
clkout<=~clkout;
end
else begin
count<=count+1;
clkout<=clkout;
end
end
endmodule

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2条回答
lybuct
1楼-- · 2019-03-25 16:09
< / 写一个顶层模块~~调用这俩模块就行了，~~
jiyuwoaa
2楼-- · 2019-03-25 16:18
不错 谢谢分享~！！！！

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