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原帖由 wstt 于 2012-7-11 12:56 发表 仙猫明鉴啊，确实是个绊子题，也不知道是哪位“老师”出的。同时用上升和下降沿的话把分辨率提高了一倍

上传一个刚写的上下沿分别计数的试验工程，带仿真的，看有没参考价值。

如输入时钟频率未高到FPGA极限的话，先在FPGA内部倍频，然后利用倍频时钟驱动测量Process。
还有就是在频率不太高的前提下，或可搭硬件辅助测量。

是想提高时钟频率，但是频率被限定不能提高

是的，内部被限定了，不可以使用倍频，不允许使用时钟管理模块或者锁相环，只能使用FPGA内部逻辑资源在给定的时钟频率下实现。这样的要求，让我觉得不可理解，所以上论坛来请教下各位大侠。

原帖由 仙猫 于 2012-7-10 11:28 发表 问题的关键是，频率在什么地方被限定？如果仅是限定外部时钟频率，则丝毫不影响FPGA自己内部持有的倍频，倍频后的时钟并不对外输出，只是FPGA自己用于高分辨率的时间计测而已。   举个例子，比如外部时钟被限 ...

原来是老师下绊子题目啊？
那就来一把用时钟上下沿分别计数吧，假如时钟的占空比是严格的50%的话，能提高一倍的分辨率。