< / 脉冲上升沿是从脉冲稳定值的10％达到90％所需要的时间。图中clk建立到输出Q稳定，是输出延迟时间。

我感觉clk的上升时间一般会比较小，一般这个时间可以忽略不计。直接看成一个直上直下的就可以了。另外在做设计的时候，肯定留有的建立和保持的余量会比较大，否则设计可能就会出问题。所以这个上升时间一般就忽略不计了。另外在FPGA中，还可以规定时钟的抖动性。抖动的时间规定了以后，感觉这个上升时间可能就更不重要了吧。这些都是我自己猜的，对不对，不负责任哈哈哈。

与虚线的交点为逻辑1的门限电平，不过不必关心这点，因为该点并非常数，而是跟器件的离散性有关，甚至跟温度有关，只需关心Tsu、Th等手册所载参数即可。