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DSP和FPGA的时钟信号如何产生？

2019-07-28 17:25发布

站内问答 / TI MCU
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我做的一个基于DSP的系统中，DSP做主处理器，控制着整个系统，包括信号处理，整体调度等；选择了一块Xilinx的FPGA做FIFO UART和系统的逻辑控制和译码。DSP的时钟输入为15MHz,经过内部的PLL倍频为较高频率，FPGA需要25M或一下的时钟输入。

我的问题是DSP和FPGA的时钟信号如何产生？
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17条回答
shimx
1楼-- · 2019-07-28 21:39
可以用同一块有源晶振
huangchui
2楼-- · 2019-07-29 01:17
 精彩回答 2  元偷偷看……
zhanghqi
3楼-- · 2019-07-29 01:27
如果分别用一块晶振的话，对真个系统的时序控制是否会有影响？
zhanghqi
4楼-- · 2019-07-29 04:59
如果分别用一块晶振的话，对真个系统的时序控制是否会有影响？
wyjie
5楼-- · 2019-07-29 10:00
都可以，关键是时钟同步问题。试试用一个晶振吧！
lizye
6楼-- · 2019-07-29 11:43
不用缓冲时不行的，回带来很多意想不到的后果，建议加个时钟芯片
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