240
收录了9803篇经验 ·5869个问题 · 0人关注

FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

0

VDMA解析

         本人第一次使用VDMA时,看的是国内某开发板的中文文档。感觉写得不错,但是容易看蒙圈。后来看了三遍英文文档(原谅工科生的英语水平) ,才理清楚。          这里着重讲他的同步机制。首先明确同步的目的。 这...

0

三步教你用Verilog写一个CPU:第三步

三步教你用Verilog写一个CPU 第三步:登峰造极   基础 课程要求:数字电路、计算机组成原理、程序设计 编程语言:Verilog 开发平台:xilinx ISE FPGA开发板:Nexys3     教学大纲 第一步 指令集设计与五级流水线的实现 第二步 内存设计...

0

Gardner环数控振荡器

class="markdown_views prism-github-gist"> Gardener环中的数控振荡器与锁相环路中的NCO功能完全不同,这里的NCO作用是产生时钟,即确定内插基点mk,同时完成分数间隔uk的计算,以提供给内插器进行内插。 位同步环路中的数控振荡器...

0

自制USB wifi信号放大天线

  这是我的usb wifi天线第一个版本,灵感来自: http://www.instructables.com/id/EQARE4I72GEPUCHTHU/http://www.usbwifi.orcon.net.nz/ 我没有立即用中国抛物面炊具,下一次我会用的。然而,我用了一个8英寸的过滤器,没有过...

0

verilog 时序分析1

0

生成脉冲模块-clk_500ms

原理是将板载时钟进行改变。 module timer_500ms(input clk,output reg clk_500ms); reg [24:0] cnt;//要表示的最大的数是12500500 initial begin//initial语句:此语句只执行一次。 cnt [24:0]

0

有关CY7C68013中GPIF理解

Init val of Internal Rdy的含义:决定了内部RDY的初始状态,决定了GPIFRADYCFG的第7位INTRDY的值。内部RDY作为RDY6由FIRMWARE控制的状态,而不是由RDY引脚(RDY0-RDY4)的状态来决定。当你在gpif中不需要判断gpifradycfg.7的状态时,那么这个...

0

定点仿真方法的学习笔记

clc;clear all; table_index = 1 : 36; z_width = 65; z_frac = 63;table_format = numerictype('signed',1,'WordLength',z_width,'FractionLength',z_frac); table_math = fimath('CastBeforeSum',0,'OverflowMode'...

0

令牌桶算法CAR

http://baike.baidu.com/view/2530454.htm http://www.valleytalk.org/wp-content/uploads/2013/01/H3C-%E7%BD%91%E7%BB%9C%E4%B9%8B%E8%B7%AF-%E7%AC%AC%E4%BA%8C%E6%9C%9F%E2%80%94%E2%80%94QoS%E4%B8%93%E9%A2%98...

0

双极型数字集成电路

在双极型数字集成电路中,除了TTL电路以外,还有二极管-三极管逻辑(Diode-Transistor Logic,简称DTL)、高阈值逻辑(High Threshold Logic,简称HTL)、发射极耦合逻辑(Emitter Coupled Logic,简称ECL)和集成注入逻辑(Integrated Injectio...

0

【 Vivado 】输出延迟约束(Constraining Ouput Delay)

FPGA内部时序单元到输出端口的路径也需要约束其output delay,如图1所示框图。 图1        约束output delay的命令是set_output_delay,具体的参数如下: set_output_delay –clock reference_clock –min/-max delay_value ...

0

Xilinx+AWS F1+VP9带来30倍实时转码性能提升

在实时、海量、高并发视频的场景下,FPGA加速找到了自己的发展空间,弥补了VP9在编码复杂度方面的不足,专利费的优势也...

0

FPGA基础之同步复位与异步复位

FPGA基础之同步复位与异步复位 2014-09-09 11:01 994人阅读 评论(0) 收藏 举报  分类: FPGA基础知识(39)  版权声明:转载请注明出处:http://blog.csdn.net/lg2lh 1、异步复位 [cpp] view plain copy   ...

0

深度学习FPGA实现基础知识0(FPGA击败GPU和GPP,成为深度学习的未来?)

需求说明:深度学习FPGA实现知识储备 来自:http://power.21ic.com/digi/technical/201603/46230.html FPGA击败GPU和GPP,成为深度学习的未来? 最近几年,深度学习成为计...

0

通过MrcroBlaze将配置文件通过BPI烧进FLASH

本文转载自Xilinx中文社区,附原文链接:http://xilinx.eetrend.com/article/9407?foxhandler=RssReadRenderProcessHandler 作者:李斌 中国电子科技集团公司第二十九研究所 摘要:本文主要介绍MicroBlaze在 FPGA中的应用,并结合实际...

0

讨论范围:

讨论范围: 只限DSP/FPGA采集板(TI/Xilinx)R&D经验者,PowerPC/Arm平台有经验者! 10MHz~3GHz 模拟信号处理方案有经验者 SDR(software-defined radio),radar, signal intelligence, sonar系统处理有经验者 ...

0

图像设计算法方案之硬件资源消耗

图像设计算法方案中,有时会涉及到硬件资源line_buff的评估,例如:3*3的滤波器,实际消耗的硬件line_buff数目为4,原因是在FPGA计算中需要缓存一行进行计算。 DDR的输入输出不能合并,输入输出的BRAM资源相同。 ...