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FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

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做完又一个FPGA项目后的感言(转)

做了5年的FPGA了。手中经历的项目也不在少数。就在此刻又一个FPGA项目宣告结题,好多感受趁着现在还新鲜着,写出来和大家一起分享。不对之处,希望得到大家的指正。另外1234并没有绝对顺序,都是有感而发,随性而写。 1. 要和人配合。以我们...

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DE10_Standard开发板的学习过程(更改设备树)

文章目录1、下载镜像2、设备树和preloader等改动3、制作镜像可能常用的指令总结问题 1、下载镜像 镜像可以去友晶官网下载镜像下载地址,有两个镜像,一个是lxde一个是console控制台的,两个的Linux内核都是4.5的。这个去github上面...

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局部特征——角点检测(Harris,Shi-Tomasi)

1. 何为角点? 下面有两幅不同视角的图像,通过找出对应的角点进行匹配。 再看下图所示,放大图像的两处角点区域: 我们可以直观的概括下角点所具有的特征: 轮廓之间的交点; 对于同一场景,即使视角发生变化,通常具备稳定性质...

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复数基础——负数的虚数根,复共轭,复数加法、减法、乘法、除法_6

目录 负数的虚数根:例题1 复共轭:例题2 复数加法:例题3 复数减法:例题4 复数乘法:例题5 复数除法:例题6 负数的虚数根:例题1 我们需要化简一下。 我们假设,因为根号里面是,这是一个复平方根函数的主平方根,这个函数的定义...

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8通道同步并行数据采集PCI模块的设计

8通道同步并行数据采集PCI模块的设计  数据采集是自动测试系统的主要功能之一,而在一些应用领域,比如超声、医疗电子中,信号的频率范围不同会要求采样率的不同。有时,为了配合信号处理算法,甚至要求采样率在一定范围内随意设定。而且...

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VDMA解析

         本人第一次使用VDMA时,看的是国内某开发板的中文文档。感觉写得不错,但是容易看蒙圈。后来看了三遍英文文档(原谅工科生的英语水平) ,才理清楚。          这里着重讲他的同步机制。首先明确同步的目的。 这...

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三步教你用Verilog写一个CPU:第三步

三步教你用Verilog写一个CPU 第三步:登峰造极   基础 课程要求:数字电路、计算机组成原理、程序设计 编程语言:Verilog 开发平台:xilinx ISE FPGA开发板:Nexys3     教学大纲 第一步 指令集设计与五级流水线的实现 第二步 内存设计...

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Gardner环数控振荡器

class="markdown_views prism-github-gist"> Gardener环中的数控振荡器与锁相环路中的NCO功能完全不同,这里的NCO作用是产生时钟,即确定内插基点mk,同时完成分数间隔uk的计算,以提供给内插器进行内插。 位同步环路中的数控振荡器...

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自制USB wifi信号放大天线

  这是我的usb wifi天线第一个版本,灵感来自: http://www.instructables.com/id/EQARE4I72GEPUCHTHU/http://www.usbwifi.orcon.net.nz/ 我没有立即用中国抛物面炊具,下一次我会用的。然而,我用了一个8英寸的过滤器,没有过...

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verilog 时序分析1

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生成脉冲模块-clk_500ms

原理是将板载时钟进行改变。 module timer_500ms(input clk,output reg clk_500ms); reg [24:0] cnt;//要表示的最大的数是12500500 initial begin//initial语句:此语句只执行一次。 cnt [24:0]

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有关CY7C68013中GPIF理解

Init val of Internal Rdy的含义:决定了内部RDY的初始状态,决定了GPIFRADYCFG的第7位INTRDY的值。内部RDY作为RDY6由FIRMWARE控制的状态,而不是由RDY引脚(RDY0-RDY4)的状态来决定。当你在gpif中不需要判断gpifradycfg.7的状态时,那么这个...

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定点仿真方法的学习笔记

clc;clear all; table_index = 1 : 36; z_width = 65; z_frac = 63;table_format = numerictype('signed',1,'WordLength',z_width,'FractionLength',z_frac); table_math = fimath('CastBeforeSum',0,'OverflowMode'...

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令牌桶算法CAR

http://baike.baidu.com/view/2530454.htm http://www.valleytalk.org/wp-content/uploads/2013/01/H3C-%E7%BD%91%E7%BB%9C%E4%B9%8B%E8%B7%AF-%E7%AC%AC%E4%BA%8C%E6%9C%9F%E2%80%94%E2%80%94QoS%E4%B8%93%E9%A2%98...

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双极型数字集成电路

在双极型数字集成电路中,除了TTL电路以外,还有二极管-三极管逻辑(Diode-Transistor Logic,简称DTL)、高阈值逻辑(High Threshold Logic,简称HTL)、发射极耦合逻辑(Emitter Coupled Logic,简称ECL)和集成注入逻辑(Integrated Injectio...

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【 Vivado 】输出延迟约束(Constraining Ouput Delay)

FPGA内部时序单元到输出端口的路径也需要约束其output delay,如图1所示框图。 图1        约束output delay的命令是set_output_delay,具体的参数如下: set_output_delay –clock reference_clock –min/-max delay_value ...

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Xilinx+AWS F1+VP9带来30倍实时转码性能提升

在实时、海量、高并发视频的场景下,FPGA加速找到了自己的发展空间,弥补了VP9在编码复杂度方面的不足,专利费的优势也...