240
收录了9808篇经验 ·8737个问题 · 0人关注

FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

0

设计模式---微波炉模拟程序

 要建立一个简单的微波炉系统,这个微波炉有两个按钮:烹饪按钮和取消按钮,在按下烹饪按钮后,微波炉工作1分钟。如果在正在烹饪时按下烹饪按钮,烹饪时间就增加1分钟。在任何时候按下取消按钮都会停止烹饪。 下面是一些初始系统的特定要...

0

为xillinux启用SSH服务器

对于xillinux-2.0系统,系统自带了SSH服务器,但是却不能直接连上它,如果有这样的情况的话,还需要修改一些文件。需要在/etc/ssh/sshd_config中加一些代码。vim /etc/ssh/sshd_config在文档的最后最后加入下面的代码:Ciphersaes128-cbc,ae...

0

Verilog的数据流、行为、结构化与RTL级描述

Verilog语言可以有多种方式来描述硬件,同时,使用这些描述方式,又可以在多个抽象层次上设计硬件,这是Verilog语言的重要特征。   在Verilog语言中,有以下3种最基本的描述方式: 数据流描述:采用assign连续赋值语句行为描述:使用...

0

腾讯开源ncnn:caffemodel转化为.param和.bin文件

本博记录为卤煮使用时的记录,属于事后回忆记录,如有疏漏,请指正。 卤煮:非文艺小燕儿 本博地址:腾讯开源ncnn:caffemodel转化为.param和.bin文件 感谢开源共享的各位大牛们,让我们能够站在巨人的肩膀上前行。 ncnn Git:http...

0

IC设计基础系列之CDC篇1:clock domain crossing(CDC) (一 CDC的

data/attach/1904/g2bs3ychfj7n3mtb9uz3gw3qce2e2ali.jpg 来自:http://blog.sina.com.cn/s/blog_72c14a3d0101de82.html 随着技术的发展,数字电路的集成度越来越高,设计也越来越复杂。很少有系统会只工作在同一个时钟频率。一个系统中往...

0

openCl环境搭建及示例 及 Intel OpenCL debug

引用:http://bbs.csdn.net/topics/390899158(概念问题) http://blog.csdn.net/hermittt/article/details/50668850(平台搭建及示例) intel opencl下载地址:https://software.intel.com/en-us/intel-opencl/download 硬件:intel(R)...

0

MMCME2_ADV介绍 高级混合模式时钟管理器(7 Series FPGA)

目录 MMCME2_ADV 高级混合模式时钟管理器(Advanced Mixed Mode Clock Manager) Introduction Design Entry Method 端口描述(Port Descriptions) 可用参数以及例化模板介绍 MMCME2_ADV 高级混合模式时钟管理器(Advanced Mixed M...

0

【低功耗设计学习笔记】(二)By-passing & Clock Gating

一、原理说明 背景和理解: a.CPU指令可以在多周期内完成,即把一条指令分成多个部分,然后依次在每个周期内完成。但是每个指令的所用周期数并不一样,如下图所示,以五级流水线为例子,有些指令需要4个周期(这里实际就是级数...

0

给定N个数,求取其最大最小值,要求尽可能的快

对于N个数的话,按照常规思路需要比较N-1次,然而T(2)=1,所以这里可以使用分治递归的方法 1. 将N个数等分为左边部分和右边部分 left right middle = (left + right)/2   [left midle] 与[left+1 right] 2. 分别求取左边最大,最小值和右...

0

XDMA设备在windows下的驱动编程

class="markdown_views prism-github-gist"> 博客里写的不够详尽,也不太方便阅读代码,我将源码放在百度网盘链接:https://pan.baidu.com/s/1yt1mbl6Unkam3huz8T9MRw 密码:k6ti ;并在源码里做了注释 了解一下什么叫总线模型(这是......

0

Verilog中生成语句(generate)的用法

一:generateVerilog-2001添加了generate循环,允许产生module和primitive的多个实例化,同时也可以产生多个variable,net,task,function,continous assignment,initial和always。在generate语句中可以引入if-else和case语句,根据条件...

0

【基础学习】Avalon-ST接口协议

Avalon总线标准规定了Avalon-MM(Memory Mapped)和Avalon-ST(Strming)两种接口。Avalon-ST接口是一种单向点对点的高速接口,主要针对的是高速数据流的传输,减少数据流处理中的瓶颈。带有Avalon-ST接口的IP核可以用来处理要求高带宽、低延...

0

quartus中flash固化

转自:https://jingyan.baidu.com/album/48b37f8d1ee4fd1a64648801.html?picindex=1一、先全编译,如图  二、用sop文件生成jic文件:先点击file -convert programming file三、点击programming file type选生成jic文件,根据外置配置选择c...

0

在深入学习gnuradio之前你需要知道的

原文网站:http://radioware.nd.edu 在深入学习gnuradio之前你需要知道的 学习GNU Radio需要有一定电脑基础和深入的通信与信号处理知识,本文列举了一些有用的资源,包括教程、网页链接和一些在线教程。本教程的目的是帮助GNU Radio爱好...

0

C6000系列DSP的EMIFA接口

DSP6455的EMIFA模块 之前介绍了DSP6455的GPIO和中断部分。今天,继续介绍EMIFA模块。 关于C6000系列的GPIO,请参考:C6000系列DSP的GPIO模块 关于C6000系列的中断系统,请参考:C6000系列DSP的中断系统 ------------------------------...

0

一些代码静态检查工具的简介

1、KLOCWORK:                         适用语言:C, C++, JAVA                       是否开源:否,                       是否需要编译:是                       作用:代码静态检查...

0

【FPGA_010】modelsim多带带仿真vivado ip核

我在用vivado调用Modelsim仿真FIFO的IP时Modelsim中明显会多出一个fifo的库文件如下图:但是编译的Xilinx库中并没有这个库,所以我用modelsim多带带仿真就会报错找不到这个库文件!问题解决了,多带带使用modelsim进行仿真时,点击仿真按钮...