关于VHDL或Verllog程序稳定性的问题-pangning7085的回答

关于VHDL或Verllog程序稳定性的问题

2020-02-28 18:40发布

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在一个工程里面用VHDL和Verllog分别写了几个模块，用顶层连接起来。下载运行有时候能实现目标功能，但有时候就不可以。是我写的程序稳定性不好吗？另外modelsim这款HDL的仿真软件好用吗？求各位前辈指教。谢谢。

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11条回答

2020-02-29 00:35

本帖最后由 pangning7085 于 2013-6-12 19:36 编辑

flypoppy 发表于 2013-6-12 17:47
首先原理要正确，还能保证设计的完整。

这是我在努力的方向，但是现在我自认为比较好了，但是结果时好时坏，所以想靠仿真来看一下到底是哪里出了问题。