FPGA

一个Verilog新手问题

2020-02-24 20:39发布

站内问答 / FPGA
13984 8 8
如下：
always@(posedge clk)
begin
    ......
end

假如顺序块里面语句没有执行完，下一个CLK又来了，会是什么结果呢？？
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8条回答
41402169
2020-02-25 04:28
注意阻塞和非阻塞的区别

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