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CPLD一路信号进去分成两路输出疑问

2020-02-24 20:18发布

站内问答 / FPGA
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CPLD一路时钟信号进去如果不经过任何操作直接输出给一个引脚，波形很好。但是如果把这一路时钟信号不经过处理，而是分成两路时钟信号输出给两个引脚，则输出信号会在时钟上升沿的时候产生一个小的抖动！请教下这是什么问题，是负载阻抗不匹配引起的吗？
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2条回答
zhangmangui
2020-02-25 00:52
不太懂   帮忙顶

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