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VHDL中“or”和“|”区别

2020-02-06 12:42发布

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or是或，经常用。今天写了段代码，定义了一个枚举类型的信号state={s0，s1，s2}，在case 语句后面写
when s0 or s1 编译不能通过，写成when s0|s1可以通过。求大牛讲解“|”的用法。书上没找到。。。
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3条回答
xdh1009
2020-02-06 16:04
本帖最后由 xdh1009 于 2015-9-2 14:30 编辑

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