最近做一个小项目，发现CPLD的引脚操作都不成功，于是做了个实验，直接在一个模块里放一个这样的语句
assign SPI_MISO = 1'b0; 结果用万用表测得SPI_MISO引脚仍然还是高电平，反复做了好多实验，其他引脚亦如此，代码是没有什么题的，不过在其他以前做过的项目里这样实验室对的，硬件都是同一套，不知道是哪里出了问题，之前只是用altera的芯片，xilinx的第一次用，对综合工具也不熟练。

是综合后的RTL原理图就是直接把SPI_MISO拉倒地上去的