FPGA

Xilinx RapidIO ip核端口不能初始化

2020-01-27 12:34发布

站内问答 / FPGA
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我用ise产生了rapidio的核，然后做功能仿真没有问题，我把自己的逻辑与核结合起来后做功能仿真，却发现端口不能初始化了，具体情况是port_initialized变成了不定值。求帮忙！！
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17条回答
ldcxsp
2020-01-28 00:26
1 新建工程
2 通过newsource添加srio v5.6
3 把example_design所有文件考到工程通过addsource添加，每个文件都要添加吗？

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