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CPLD的方波输出

2020-01-26 15:46发布

站内问答 / FPGA
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CPLD的输入频率为10MHz,DSP到CPLD的XWE信号为80KHz.XRW为80KHz,XRD为460KHz,DSP的XREADY配置为异步采样，那么我在CPLD内部该怎么处理，才能输出一个大约是330KHz的XREADY信号，
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4条回答
2287312853
2020-01-27 02:41
zhangmangui 发表于 2020-1-23 18:12
附件为DSP外扩CPLD的译码程序  供参考

我这边DSP的地址线，连接到CPLD的只有XA0~XA12这13根，也就是说CPLD译码的地址线只有这个13根,因为DSP配置为16位模式，所以XA0是最显著的地址线，我用XA0,XA1,XA2利用73ls138的译码原理，其他的XA3~XA12通过IPM_CONSTANT经过或非门作为译码的使能信号 1.png

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