原帖由 eeleader 于 2011-3-10 15:58 发表   各位大虾:         哪个知道怎样把VHDL或VERILOG 代码转换成 网表级的代码给别人调用?       例如: 在ISE 综合器下怎么转? QUARTUS 综合器下怎么转? ...

 

若用Quartus II 附带的综合工具，并把仿真工具设置为ModelSim，则 综合后可以在项目文件夹下的simulation目录下，自动生成扩展名为vo和sdf的两个文件，可以用这两个文件和库文件连接，用原来的testbench进行时序仿真，不但可以验证电路功能，还能报告时序信息。

 

若用ISE附带的综合工具，并把仿真工具设置为ModelSim ，则综合后可以在项目文件夹下的netgen目录下，自动生成多种扩展名的 原名_xxxx.v 和延迟文件。可以用这两个文件和库文件连接，用原来的testbench进行时序仿真，不但可以验证电路功能，还能报告时序信息。

 

这些可以用于仿真，用库模型表示的逻辑结构就是网表文件，这两个文件可以证明您的设计功能和时序完全正确，但购买者没有您的帮助很难自行继续开发，也很难理解电路的设计原理。