做仿真的时候，波形图里面的时钟信号一直持续为低，我以前仿真的时候也是用同样的方式编写时钟信号的，都没出现问题啊 always#50 clk=！clk； 刚开始学习这方面的东西，很多问题都不懂， 有没有高手指点，或是碰到过类似情况知道哪出问题的，不胜感激啊！！！ ps ：我觉得应该不是测试文件的原因，测试信号是有的，但不知道什么原因没能给要测试模块加上，或是被测试模块有什么错误吗 此帖出自小平头技术问答