一个小问题

2019-03-25 09:59发布

站内问答 / FPGA
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module compare(out,a,b); input [7:0] a,b; output out; reg out; always @(a or b) begin if(a>b) out=1; else out=0; endendmodule
此处若缺省else语句会出现什么逻辑？是不是会产生不定态？ 此帖出自小平头技术问答
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4条回答
vividbearylz
2019-03-25 20:00
对的，如果不写这个的话就和case 里面不写default一样会生成一个锁存器，数值会保持不变。。

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